Modulbeschreibung

VHDL

Kurzzeichen:
M_TuIT_EVA_1007
ECTS-Credits:
3
Leitidee:

Die Studierenden

  • haben vertiefte Kenntnisse in VHDL.
  • setzten Testbenches gekonnt ein.
Modulverantwortung:
Graf Urs
Standort (angeboten):
Buchs
Modultyp:
Wahlpflicht-Modul für MSE Master of Science in Engineering BB STD_08 (BU)(Keine Semesterempfehlung)Kategorie:Fachliche Vertiefung (MSE-FachV)
Wahlpflicht-Modul für MSE Master of Science in Engineering BB STD_13 (BU)(Keine Semesterempfehlung)Kategorie:Fachliche Vertiefung (MSE-FachV)
Wahlpflicht-Modul für MSE Master of Science in Engineering BB STD_16 (BU)(Keine Semesterempfehlung)Kategorie:Fachliche Vertiefung (MSE-FachV)
Wahlpflicht-Modul für MSE Master of Science in Engineering VZ STD_08 (BU)(Keine Semesterempfehlung)Kategorie:Fachliche Vertiefung (MSE-FachV)
Wahlpflicht-Modul für MSE Master of Science in Engineering VZ STD_13 (BU)(Keine Semesterempfehlung)Kategorie:Fachliche Vertiefung (MSE-FachV)
Wahlpflicht-Modul für MSE Master of Science in Engineering VZ STD_16 (BU)(Keine Semesterempfehlung)Kategorie:Fachliche Vertiefung (MSE-FachV)
Wahlpflicht-Modul für Technik und IT MSE_20(Keine Semesterempfehlung)Kategorie:Fachliche Vertiefung (MSE-FachV)
Modulbewertung:
Note von 1 - 6

Leistungsnachweise und deren Gewichtung

Während der Unterrichtsphase:

Es findet eine Demonstration mit Diksussion statt.

Bewertungsart:
Note von 1 - 6
Gewichtung:

Es findet eine Demonstration mit Diksussion statt (Gewicht 100%).

Bemerkungen:

Inhalte

Angestrebte Lernergebnisse (Abschlusskompetenzen):

Die Studierenden

  • haben vertiefte Kenntnisse in VHDL.
  • setzten Testbenches gekonnt ein.
Modul- und Lerninhalt:
  • VHDL
  • Passendes Synthesetool
  • Simulationstools
  • Selfchecking Testbenches