Modulbeschreibung
VHDL
Kürzel:
M_TuIT_EVA_1007
Durchführungszeitraum:
HS/21-HS/23
ECTS-Punkte:
3
Lernziele:
Die Studierenden
- haben vertiefte Kenntnisse in VHDL.
- setzten Testbenches gekonnt ein.
Verantwortliche Person:
Graf Urs
Standort (angeboten):
Buchs
Modultyp:
Standard-Modul für MSE Master of Science in Engineering BB STD_08 (BU)(Keine Semesterempfehlung)
Standard-Modul für MSE Master of Science in Engineering BB STD_16 (BU)(Keine Semesterempfehlung)
Standard-Modul für MSE Master of Science in Engineering BB STD_13 (BU)(Keine Semesterempfehlung)
Standard-Modul für MSE Master of Science in Engineering VZ STD_08 (BU)(Keine Semesterempfehlung)
Standard-Modul für MSE Master of Science in Engineering VZ STD_16 (BU)(Keine Semesterempfehlung)
Standard-Modul für MSE Master of Science in Engineering VZ STD_13 (BU)(Keine Semesterempfehlung)
Standard-Modul für Technik und IT MSE_20(Keine Semesterempfehlung)
ECTS-Punkte pro Kategorie
Fachliche Vertiefung / 3 Punkte
Fachliche Vertiefung / 3 Punkte
Fachliche Vertiefung / 3 Punkte
Fachliche Vertiefung / 3 Punkte
Fachliche Vertiefung / 3 Punkte
Fachliche Vertiefung / 3 Punkte
Fachliche Vertiefung / 3 Punkte
Modulbewertung
Bewertungsart:
Note von 1 - 6
Leistungsbewertung
Während des Semesters:
Es findet eine Demonstration mit Diksussion statt.
Bewertungsart:
Note von 1 - 6
Gewichtung:
Es findet eine Demonstration mit Diksussion statt (Gewicht 100%).
Bemerkungen:
Kurse in diesem Modul
VHDL
Kürzel:
TuIT_EVA_1007
Arbeitsaufwand:
90
Semester:
1
Lernziele:
Die Studierenden
- haben vertiefte Kenntnisse in VHDL.
- setzten Testbenches gekonnt ein.
Plan und Lerninhalt:
- VHDL
- Passendes Synthesetool
- Simulationstools
- Selfchecking Testbenches
Kursart:
Durchführung gemäss Stundenplan
Ergänzende Veranstaltung mit Lektionen pro Woche
- Max. Teilnehmer: 99
- Harte Grenze: nein